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從異質整合看未來產業創新

異質整合因其低功耗、高效能等特點成為半導體產業持續發展的主動力之一。日月光研發副總經理郭桂冠博士在SEMICON China 2021先進封裝論壇上發表以“異質整合與扇出型封裝的發展”為主題的精彩演講,分享封裝前沿技術與發展趨勢, 也詳細闡述異質整合的“前世今生”。目前主流的異質整合技術包含: 小型化、高度整合的系統級封裝(SiP)、具有更高頻寬和更低延時優勢的2D/3D IC互連技術以及高性能高密度的Fan In/Fan Out晶圓級封裝。此外,日月光與Deca及西門子數位工業軟體公司共同推出的全新APDK(Adaptive Patterning® Design Kit,自我調整圖案設計套件)解決方案在電性效能突破的同時,確保實現先進異質整合設計的製造能力,將全套自動化、設計規則、設計規則檢查(DRC)平臺和範本整合在一起,提供一元化設計流程。從範本庫開始,設計人員初始的佈局到自我調整圖案模擬至最後使用西門子Calibre軟體通過設計認證皆可獲得廣泛的自動化指導。日月光通過量產M系列技術產品,不斷提升產品品質,進一步鞏固日月光在扇出型封裝技術(Fan Out)的領先地位。郭博士還重點分析了備受關注的Chiplet技術。Chiplet是將積體電路切割成獨立的小晶片,並各自強化功能、進行再設計和再製造,通過先進的封裝技術形成一個系統晶片。先進制程成本高昂,而Chiplet技術通過重組多個Chiplet提高性能的同時降低功耗,通過結合處理器內核、記憶體晶片與3D堆疊技術,提高信號傳輸品質和頻寬,從而實現優化製程技術。此外,Chiplet因佔據的面積較小並且通常選擇成熟的晶片進行集成,能有效提高良率並降低開發和驗證成本,滿足現今高效能運算處理器的需求。Chiplet已在多個領域應用,包括高端的CPU、FPGA和網路晶片等。日月光集團旗下矽品深耕Chiplet技術多年,包括FCMCM、2.1D/2.5D/3D、FOMOCM、FOEB和EMIB等,用扇出型封裝Fan Out取代基板,説明客戶減少晶片設計時程並加快產品開發速度。日月光攜手矽品和環旭電子協同合作,提升研發能量與競爭優勢,建立供應鏈發展,持續拓展全球市場並提供客戶微型化、高效能與高整合的技術服務與快速產品上市時程,為下一代數位智慧應用的建置貢獻先進研發與優質的技術解決方案。資料來源:SPIL, 2020 VLSI Circuit Symposium

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從異質整合看未來產業創新

異質整合因其低功耗、高效能等特點成為半導體產業持續發展的主動力之一。日月光研發副總經理郭桂冠博士在SEMICON China 2021先進封裝論壇上發表以“異質整合與扇出型封裝的發展”為主題的精彩演講,分享封裝前沿技術與發展趨勢, 也詳細闡述異質整合的“前世今生”。目前主流的異質整合技術包含: 小型化、高度整合的系統級封裝(SiP)、具有更高頻寬和更低延時優勢的2D/3D IC互連技術以及高性能高密度的Fan In/Fan Out晶圓級封裝。此外,日月光與Deca及西門子數位工業軟體公司共同推出的全新APDK(Adaptive Patterning® Design Kit,自我調整圖案設計套件)解決方案在電性效能突破的同時,確保實現先進異質整合設計的製造能力,將全套自動化、設計規則、設計規則檢查(DRC)平臺和範本整合在一起,提供一元化設計流程。從範本庫開始,設計人員初始的佈局到自我調整圖案模擬至最後使用西門子Calibre軟體通過設計認證皆可獲得廣泛的自動化指導。日月光通過量產M系列技術產品,不斷提升產品品質,進一步鞏固日月光在扇出型封裝技術(Fan Out)的領先地位。郭博士還重點分析了備受關注的Chiplet技術。Chiplet是將積體電路切割成獨立的小晶片,並各自強化功能、進行再設計和再製造,通過先進的封裝技術形成一個系統晶片。先進制程成本高昂,而Chiplet技術通過重組多個Chiplet提高性能的同時降低功耗,通過結合處理器內核、記憶體晶片與3D堆疊技術,提高信號傳輸品質和頻寬,從而實現優化製程技術。此外,Chiplet因佔據的面積較小並且通常選擇成熟的晶片進行集成,能有效提高良率並降低開發和驗證成本,滿足現今高效能運算處理器的需求。Chiplet已在多個領域應用,包括高端的CPU、FPGA和網路晶片等。日月光集團旗下矽品深耕Chiplet技術多年,包括FCMCM、2.1D/2.5D/3D、FOMOCM、FOEB和EMIB等,用扇出型封裝Fan Out取代基板,説明客戶減少晶片設計時程並加快產品開發速度。日月光攜手矽品和環旭電子協同合作,提升研發能量與競爭優勢,建立供應鏈發展,持續拓展全球市場並提供客戶微型化、高效能與高整合的技術服務與快速產品上市時程,為下一代數位智慧應用的建置貢獻先進研發與優質的技術解決方案。資料來源:SPIL, 2020 VLSI Circuit Symposium

如何準備面試—邁向求職成功的祕訣

面試是成功獲得心儀工作十分重要卻也令新鮮人戰戰兢兢的重要關卡。只要做好以下準備,保持平常心,展現自己最好的狀態,就能大幅提高被錄取的機會,贏得心儀的工作: 詳細蒐集目標產業可能的面試考題面試時,有些標準題目是面試主管一定會問的,尤其是歷年面試考題,了解目標產業的面試形式、題目類型,做到心中有數,準備起來才能更有針對性。事先預備答案就像是在學校準備考試,要逐題列出合適的回答,協助腦袋有條理地分析整理。建議詳讀公司資訊、職缺描述,查看企業官方網站,才能擬出最適切的回答。面試前重覆演練想要從容地面對主管考官,唯一的辦法就是反覆練習,直到可以毫不猶豫地吐露答案為止。此外,不妨先請同學、家人協助你一起演練,給你修正的建議。日月光在招募新鮮人時,特別在意那些特質?公司在招募新鮮人時,較重視的是求職者未來在學習上是否具備主動積極的態度、有企圖心、對工作有熱忱,以及能否通過職場實戰教育訓練。同時,若能再適當突顯在學時的專業知識技能,展現自信心,通常便會是公司欣賞並想網羅的人才。 給予新鮮人求職忠告?新鮮人剛畢業,在求職上的起跑點都差不多。而能在眾多求職者中脫穎而出的,通常都是能展現「態度>專業」特質的人才,因此,建議求職者應先盤點自己的優勢,提高自我的求職態度,重視學習力、應變力、抗壓力,若能再加上相關企業實習經驗,更能突顯個人求職優勢。對於在學者,建議可以多參加社團或系學會,參與團體運作或學習溝通,對未來進入職場的團體做戰也更為有利。另外,在面試時,記得以誠實和誠懇為主,有不清楚、熟悉的問題,誠實回答即可,不需要有太多的掩飾,在面試的回答不誠實更是求職的大忌。附贈履歷傳送門  我們同時諮詢許多日月光人資以及用人部門主管,為我們揭曉日月光在面試求職者時最想了解什麼。快來看看面試常常會被問到的題目,還有這些問題怎麼答才能得分。   Q:自我介紹建議時間控制在1~2分鐘,回答內容要和你應徵的工作內容相關,不是你家人的介紹;詳述連結職位需求的專業能力,力求具體避免籠統。     Q:目前為止你最滿意的工作成就?建議回覆方向:✓職務內容:先前在OO公司擔任製程工程師,負責封裝製程的工作。✓達成方式:管理製程及提升良率,嚴謹的把關品質與產能。✓實際成果:執行結果,可用數字及關鍵字具體說明更具說服力。    Q:職場上曾遇到的難題及如何解決?     建議回覆方向:✓分析問題:使用5Why分析法,對問題以5個「為什麼」自問,追究根本原因。✓溝通協調:傾聽對方及針對了解的部分,提出問答,注重專業與效率建立互信,找出問題所在。✓解決方案:理解雙方立場與堅持原因,做出探討與妥協,讓事情圓滿解決。提出具體事件,讓人更印象深刻;掌握技巧,讓面試官對你的EQ刮目相看!    Q:上份工作的離職原因?建議回覆方向:✓自我挑戰:前份工作在學習上已近飽和,因此想往其他領域發展。✓持續學習:保持正面,專注自身成長空間,提升專業技能外,其他領域的學習也有助於挖掘更好的自己。✓職涯升遷:提出對原公司的貢獻,說明職業規劃,望能力得到提升與發展,並準備好承擔更多責任。  如果之前是被裁員的,應誠實回答(業界很小,千萬別說謊)     Q: 請說說你的缺點建議回覆曾有的缺點,把重點放在如何改善缺點,展現上進心,帶出行動力。例如:✓以前很怕上台報告,參加學校社團後,加強自我練習後,已經可以面對一群人侃侃而談,比以前進步很多。✓以前英文口說能力不佳,後來透過看 Ted Talk 和 YouTube 影片刻意練習英文     Q: 你的未來規劃是?建議回覆重點放在對未來職涯的展望和具體實踐。例如,在五年內,我希望能成為在半導體領域具有深厚專業知識的人,我也想在未來幾年精進團隊合作能力,很期待可以跟一些出色的夥伴們合作,發展自己協作以及管理能力。」     Q: 最近還有面試哪家公司?建議回覆半導體產業,同類型職務。     Q: 還有甚麼問題想問的嗎?建議回覆:✓深入詢問工作的詳細目標與責任✓詢問主管對這個職位的期望和目標✓詢問這個職位還需要什麼技能? 或是需要再加強哪方面的能力 最後,如果遇到回答不出來的問題,最上策的方式是─「直接坦承不足」。說謊的話反而會造成反效果,讓面試官認為不夠誠懇哦!

2.5D vs Fan-out Chip on Substrate

The demand for high bandwidth and high-performance applications such as networking, AI computing and GPU IC chips are driving innovative developments in advanced IC packaging. Heterogeneous integration enables the integration of multiple chips using fine line/space interconnect packaging technology.Heterogeneous integration packaging solutions offered in the market today include, through silicon via (TSV) interposer technology: 2.5D IC packaging and re-distribution layer (RDL) fan-out process better known as fan-out chip on substrate package (FOCoS).FOCoS fabrication methods include chip first and chip last processes. We have utilized FEA simulations to examine the warpage, ELK layer crack risk, interconnection/RDL trace broken risk, and board level solder joint reliability of three package types: 2.5D IC, chip-first FOCoS and chip-last FOCoS. The validity of the simulation model is confirmed by comparing the numerical results for the warpage and thermal mechanical deformation of chip-last FOCoS with the experimental observations by advanced Metrology Analyzer (aMA) system. Further CFD simulations are then performed to investigate the heat dissipation performance of the three package types.We have investigated the warpage and in-plane thermal deformation of packages at various environment temperatures. Three-dimensional numerical models have been developed to compare the mechanical and thermal performance. The warpage and inplane thermal deformation of the FEM model has been validated with the measurement result. Having validated the FEM model, this study applied the FEA investigations to package types' comparison and examine the influence of the chip-last FOCoS wafer level underfill material properties on the D2D area interconnection copper trace reliability.The results from the numerical simulation are as follows:The warpage of the two FOCoS package types are lower than 2.5D IC due to smaller CTE mismatch between combo die and stack-up substrate. Besides, the chip-last FOCoS has the lowest warpage quantity with the contribution of wafer level underfill.The ELK stresses of FOCoS for both chip-first and chip-last are lower than 2.5D package, because RDL/PI layers are the effective buffering to reduce ELK layer stress.The solder ball with maximum CSED occurs on the outermost solder joint located on the package edge of the solder joint top side, i.e. substrate side, surface. All these three packages have insignificant difference on CSED. It means that the board level TCT performance is similar because the equivalent CTE of all the package types are similar.The interconnection copper trace stress of 2.5D package has lower stress than others due to smaller localized CTE mismatch to reduce copper trace stress.The wafer level underfill type D with higher Tg and lower CTE has lowest stress, which could enhance copper trace reliability performance.2.5D IC, chip-first FOCoS and chip-last FOCoS have similar thermal performance and all of them are good enough for high power applications.More information can be found in the ECTC article entitled "A comparative study of 2.5D and fan-out chip on substrate: Chip first and chip last".

Comparative Study on Mechanical and Thermal Performance of eWLB, M-Series™ and Fan-out Chip Last Packages

In recent years, Fan-Out (FO) packages have become widely used in handheld, mobile consumer and internet of things (IoT) devices. FO packaging allows greater I/O density as well as the ability to pack multiple components in the same package compared to conventional wafer level chip scale package (WLCSP). Several types of FO packaging are offered in the market today, for example; embedded wafer level BGA (eWLB), M-Series™ as well as a flip chip based structure referred to as Fan-out Chip-Last Package (FOCLP).We have investigated the mechanical and thermal performance of these FO packages. Finite element analyses were carried out to examine mechanical performance metrics, including warpage, stress in the extreme low-k (ELK) interconnect and board level solder joint reliability. Thermal simulations were completed to compare the thermal dissipation differences among the FO package types. We also applied the optical profile measurement facility advanced metrology analyzer (aMA) to investigate the correlation between in plane strain and out-of plan warpage of fan-out packages at various environment temperatures. A three-dimensional computational model has been developed to compare mechanical and thermal performance of different fan-out package types.The aMA measurement results have shown that the warpage quantity of M-Series™ structure is lower than eWLB. Besides, the dimension change of eWLB is higher than M-Series™. The performance of the fan-out packages FE model has been verified by comparing the simulation results for the package in-plan dimension change with those obtained experimentally.In addition, the numerical simulation results show that:The maximum warpage of all types are less than 25um. FOCLP has higher warpage due to high CTE mismatch between thin coreless substrate and compound. Besides, the M-Series™ has lower warpage quantity because backside coating film help to balance CTE mismatch to reduce warpage.The ELK stress of FOCLP and M-Series™ are similar and lower than other package types. This is the result of the molding compound RDL above the copper pillars acting as a stress buffer.The solder ball with maximum Creep strain energy density (CSED) occurs on the outermost solder joint located on package edge at theUBM edge. eWLB and M-Series™ packages have similar CSED, while FOCLP has lowest CSEDvalue. This is due to less CTE mismatch between the PCB and the FOCLP package.The different types of fan-out packages have similar thermal performance and, overall, dissipate heat better than WLCSP.More information can be found in the ECTC article entitled "Comparative Study on Mechanical and Thermal Performance of eWLB, M-Series™ and Fan-out Chip Last Packages".

非常時期: 日月光展現抗疫韌性

對於許多人而言,2020年初無疑是令人難忘的。那時在武漢海鮮市場首次發現的COVID-19(當時稱為武漢病毒,簡稱冠狀病毒)疫情已經失控,病例數量呈螺旋式上升。在中國政府1月23日封鎖疫情爆發中心的武漢之後,我們公司管理群組就持續關注當地(尤其是在我們工廠及其周圍地區)的疫情。那時正是許多中國人傳統上返回家鄉的春節假期,沒有人確切地知道COVID-19對武漢市以外有多少影響,但無論如何我們知道必須為最壞的情況做好計劃。我們立即啟動危機管理機制,成立防疫專責小組,並建立先進的數據管理系統來統合日月光所有廠區地點的防疫措施。 每個工廠都設置“指揮室”落實營運持續計畫,並指派專責人員主動與地方當局積極溝通,緊跟形勢並落實政府建議的防疫措施。我們的首要任務是確保員工安全,因此我們的採購團隊積極搜尋個人防疫設備,尤其是手術口罩。疫情期間,口罩需求旺盛,價格隨之飆升。我們在中國以外的工廠也集合起來幫助我們的同事購買3層口罩。日月光口罩工廠配戴口罩可減少無症狀感染者病毒顆粒的擴散,在減緩COVID-19擴散中具有關鍵作用。 我們在日月光高雄廠區投資生產高規格醫用口罩。 日月光醫用口罩已獲得衛生福利部之醫療器材許可認證。  - 保護員工的健康  - 確保輕鬆取得口罩日月光新加坡廠口罩再利用我們新加坡廠為員工提供有日月光商標的可重複使用織布口罩,其以高規格材料製成,且每個口罩都設有供濾材(可反復洗滌保持功效)置入的插口。 為了確保客戶及時了解狀況以及避免營運中斷,我們在疫情高峰期間,將各個製造廠區的現況每天更新在官方網站上。 同時,所有廠區也持續更新現況給各自的客戶,並針對疫情製定應變計劃以減輕對客戶的影響。重要的是,我們都認識到需要大家一起盡力防止疾病傳播。日月光的所有員工和訪客都必須進行溫度量測,提供旅行歷史和健康聲明。社會距離(social distancing)成為時興的流行用語,但事實證明它是一種有效的預防措施,因此我們改用視頻和電話會議與同事,客戶和供應商進行溝通合作,感謝日新月異的相關科技,這樣對日常業務的影響不大。 隨著在中國境外疫情的惡化,全球許多國家在3月份和4月份開始實施一定程度的封鎖措施。因此,我們的許多辦公室都推出了“在家工作”計劃以及團隊分組工作配置,以最大程度地減少大型聚會。今天,我們在亞洲的營運已恢復正常,然而我們美國和歐洲同事仍然需要在家工作,直到疫情好轉。新型冠狀病毒全球大流行造成嚴重的破壞,迫使我們重新思考工作方式,互動方式和社交方式。目前,我們都需要待在原地,希望可以保持身心健康,與家人共度美好時光。在找到疫苗或治療方法之前,我們必須盡可能地接受疫情帶來的新常態(new normal)。勤洗手戴口罩保持社交距離 

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