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Highlights


VIPack™先進封裝平台

在這個充滿挑戰與未知多變的時代中,令人期待的是從健康到交通、從機器人技術到人工智能、從邊緣到雲端、從 5G 到未來,半導體產業的變革創新正實現許多真正改變生活品質與效率的應用,創造更智慧、更永續的明天。日月光為半導體微型化與整合開創出新道路,持續創新提供先進封裝以及系統級封裝SiP解決方案,以滿足汽車、5G通信、人工智能、物聯網、高效能運算(HPC)等應用需求。我們提供多樣SiP 解決方案,並推出 VIPack™先進封裝平台,提供垂直互連整合封裝解決方案。VIPack™是日月光擴展設計規則並實現超高密度和性能設計的下一世代3D異質整合架構。此平台利用先進的重佈線層(RDL)製程、嵌入式整合以及2.5D/3D封裝技術,協助客戶在單個封裝中整合多個晶片來實現前所未有的創新應用。簡而言之,VIPack™以多層堆疊重佈線層(RDL)封裝結構實現異質整合。日月光VIPack™ 解決諸多關鍵領域元件挑戰,如插入損耗、整合挑戰、時脈/速度、高度、功率傳輸和密集的输出/入(IO)等,特別是手機、高效能運算、網絡和射頻應用。VIPack™由六大核心封裝技術组成,透過全面性整合的生態系統協同合作,包括日月光基於高密度RDL的Fan Out Package-on-Package (FOPoP)、Fan Out Chip-on-Substrate (FOCoS)、Fan Out Chip-on-Substrate-Bridge (FOCoS-Bridge) 和 Fan Out System-in-Package (FOSiP),以及基於矽通孔 (TSV) 的 2.5D/3D IC 和 Co-Packaged Optics。除了提供可優化時脈速度、頻寬和電力傳輸的高度整合矽封裝解決方案所需的製程能力,VIPack™平台更可縮短共同設計時間、產品開發和上市時程,其中包括雙面 RDL/ Fan Out、RDL 整合被動元件、高度密集佈線、先進封裝材料以及 DTC 整合。VIPack™ 擁有許多具高性能的子封裝平台或ABF/基板佈線的替代解決方案,可以為大多數市場應用區塊提供解方其。VIPack™可擴展最先進的封裝技術藍圖,並且具有顯著的成本效益和性能優勢。現今先進的晶圓節點正在突破功率傳輸的極限,因此雜訊和性能在整體電源管理時至關重要。VIPack™提供了一套可針對多個市場應用區塊的封裝解決方案,旨在為這些挑戰提供解決方案並擴展先進封裝技術藍圖。歡迎您與我們討論 VIPack™ 先進封裝平台解決方案!更多詳細資訊,請瀏覽aseglobal.com/ch/vipack

聚焦小晶片(Chiplet)整合的2.5D/3D IC 先進封裝技術趨勢

依據IDC 數據資料,全球資料數據總數在2025年將達到175ZB,巨量資料處理過程與傳輸即時化日趨重要,這使得高效能運算(HPC)以及矽光子(Silicon Photonics)成為半導體產業最重要的成長動能。隨著運算需求倍數增長,先進系統單晶片(SoC)效能提升在IC電晶體尺寸微縮上已經接近物理極限,因此將原有的大尺寸的SoC拆分成多顆體積更小、產量更高、不同功能的小晶片(Chiplet)設計日趨主流。小晶片(Chiplet)整合技術中,細間距互連、大規模整合、電力傳輸以及散熱等都是未來主要發展方向。2.5D/3D IC先進封裝技術可以將小晶片(Chiplet)、記憶體與電源,在同一封裝中將進行做3D立體堆疊或使用矽中介層進行系統整合,縮短訊號傳輸距離,有效提升傳輸速率及能量效率。隨著矽光子(Silicon Photonics)技術發展,光的傳輸頻寬與效率也變得越來越高,把光學系統整合至單一封裝是未來重要的發展趨勢。2.5D/3D IC封裝特性與異質整合異質整合需要通過先進封裝提升系統性能,以2.5D/3D IC封裝為例,可提供用於記憶體與小晶片整合的高密度互連,包含提供次微米(Sub-micron)的線寬與線距、多達五層的互連金屬線路以及良品中介層(Known Good Interposer)。此外可通過DTC Interposer與IPD/Si Cap技術完成電源整合,通過高頻寬的封裝外互連(off-package interconnect)提供高性能的長距離資料傳輸。日月光目前與合作夥伴正在合作開發Optical Chiplet與Optical Interposer的技術,為進一步小型化提供可靠的解決方案。記憶體整合發展趨勢隨著記憶體頻寬的需求越來越高,高頻寬記憶體的整合發展成為關鍵競爭力。記憶體整合未來主要發展趨勢為: 第三代高頻寬記憶體(HBM3)以及3D整合及堆疊(如SRAM堆疊及DRAM堆疊)。日月光率先在2015年量產HBM1整合的封裝,2017年HBM2也順利量產,在2021年量產HBM2E,目前正朝著3D整合方向發展。電源整合矽電容器(Si Cap)發展趨勢隨著電源功率越來越高,電容密度的要求也同步提高,因此電容整合的重要性尤為突出。日月光正在與合作夥伴共同開發不同的矽電容器(Si Cap)技術,例如溝槽電容器(Trench Capacitor)以及電容密度更高的堆疊電容器(Stacked Capacitor),以滿足越來越高的電容密度需求。光學整合發展趨勢頻寬與能量效率問題是未來電的長距離傳輸主要瓶頸,因此光學整合成為重點發展趨勢之一。目前日月光與合作夥伴開發兩種不同的光整合技術,第一個是光學小晶片(Optical Chiplet)技術,應用2.5D 矽中介層(Silicon Interposer)整合光學小晶片以及SoC技術,以滿足最高的能量效率與最高的頻寬,如應用於高速運算光學I/O的要求。另一個發展趨勢是基於3D整合的光學中介層(Optical Interposer)技術,即電子IC在上面,光子IC在下面,這種整合方式可提供更高的頻寬級能量效率的需求,可應用於網路交換機。日月光持續開發可優化時脈速度、頻寬和電力傳輸的先進封裝技術,如Fan-Out Package on Package (FOPoP)、Fan-Out Chip on Substrate (FOCoS)、FOCoS-Bridge 、 Fan-Out System in Package (FOSiP) 、2.5D 與 3D IC 封裝、Co-Packaged Optics以及混合鍵合(Hybrid Bonding)技術,與產業鏈合作夥伴們在VIPack™平台共同研發合作,縮短共同設計時間、產品開發和上市時程,以滿足高效能運算(HPC)以及矽光子(Silicon Photonics)整合發展需求。

可自由组合的「SiP自助餐」

隨著手機功能愈來愈多,需要的半導體元件也隨之增加,並且5G 時代的到來,使手機需要整合的通訊元件再次提升,由於手機硬體空間有限,因此置入的半導體元件日趨多功能化與微小化,元件間的系統化整合也被視為未來的重點發展技術。相較於系統單晶片(System on a Chip, SoC)的開發成本/時間快速攀升以及異質整合困難度快速提高,系統級封裝(System in a Package, SiP)可將原本分別製造組裝的半導體元件,整合為單一封裝構造,因此可以相對較低的成本,提供更強大的功能。SoC猶如一個「固定套餐」,而SiP就是「自助餐」,可根據功能和需求自由組合,提供彈性化設計。以手機為例,可進行系統整合的功能模組包括感測器(Sensors)、互聯(Connectivity)、射頻前端模組(RF FEM)以及基帶(Baseband)。將原本獨立製造的晶片/零組件,根據不同的功能整合成模組後,從個別功能整合成子系統,再安裝整合到手機系統PCB上,藉此可將整體尺寸縮小57%,預留更大的空間放置電池,提供更大的電力儲存,延長產品的使用時間,使手機的厚度變薄,但功能更多、速度更快。系統級封裝SiP技術趨勢高性能、高整合及微型化需求推動系統級封裝SiP技術持續升級,從最初最簡單的Open Top、共形屏蔽(Conformal Shielding),逐步發展分區屏蔽(Compartment Shielding)、雙面壓模(Double Side Molding, DSM)、天線整合封裝等技術,未來將朝著3D系統級封裝及扇出型(Fan Out) SiP方向發展,提供更高的整合能力與更強的性能。此外,可實現線路層用晶圓級(wafer level)製程的系統級封裝SiP及更高級別整合的替代解決方案,提供最輕薄短小的封裝。MEMS與感測器封裝應用MEMS與感測器主要有Open Top和Seal這兩種封裝方式。Open Top所用感測器功能需要與外界有所溝通,通常包含微光學(Optical MEMS),環境感測器(Environmental Sensor)以及麥克風所用到的聲學感測器(Acoustic Sensors)。另一種封裝方式是Seal,以封膠(molding)的方式保護線路和互聯模組,主要運用在慣性感測器(Inertial Sensor),包含加速度計、陀螺儀、磁力計、IMU、羅盤、感測器中樞(MCU)等,以及射頻元件中的天線調諧器、射頻濾波器及振盪器等。系統級封裝SiP關鍵技術系統級封裝SiP的關鍵技術涵蓋從Die Interconnection的打線(Wire Bond)及覆晶(Flip Chip),到利用008004被動元件,縮小零件間距至40μm的高密度表面組裝技術(SMT)。此外,系統級封裝SiP可運用分區屏蔽(Compartment Shielding)及選擇性封膠(Selective Molding)實現更好的電磁屏蔽功能,封裝成型可依據客戶的設計做不同形狀的模組,可以是任意形狀,甚至3D立體結構,適用於5G mmWave模組與真無線藍牙耳機(TWS)等領域。產品可追溯性日月光有一套完整的產品可追溯系統,可追溯晶片及模組在整個生產過程中的生產履歷,比如可以輕鬆查晶圓的出處,基板的ID,甚至基板的位置,以及所有材料ID、機台形式、機台號碼以及相關的作業人員,只要掃Unit ID即可提供客戶完整的資料。日月光提供全面且多元的先進封裝及系統級封裝SiP製造服務,從更優化的晶片設計到電性、熱與機械性質的模擬、失敗分析,以及製造的整合與彈性化的營運,是產品開發與量產的最佳合作夥伴。

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全面性系統級封裝SiP推動新系統整合

日月光研發中心副總經理洪志斌博士在電子封裝國際論壇上全面解析系統級封裝SiP如何推動新系統整合,特別是嵌入式封裝(Embedded)、覆晶封裝(Flip Chip)以及扇出型封裝(Fan Out)如何以更高密度、更小尺寸和更短週期設計流程來實現在AIoT、5G、汽車電子、邊緣運算和大資料的應用。洪博士表示未來10年將呈現新的3C趨勢,即收集(Collect)、互連(Connect)及運算(Compute),利用感測器、雷達等裝置採集資訊並通過5G、WiFi、藍牙等方式在電腦進行AI運算和智慧處理。人類對電子產品的功能需求不斷升級,推動晶片和封裝技術朝功能最優化但尺寸微型化方向發展,嵌入式系統整合封裝(a-EASI)和基板型嵌入式封裝(SESUB)因其技術特性和解決方案將廣泛應用。 嵌入式系統整合封裝(a-EASI)   嵌入式系統整合封裝(a-EASI)是結合導線架(Leadframe)和基板技術的封裝技術,適用于所有的整合電源設備。利用引線框架的底座結構使其具備強大的電流處理能力及散熱能力,是一種低損耗、高熱性能的解決方案,不僅設計靈活,可使晶片尺寸縮小50%,功耗降低80%以上,還能保持良好的穩定性和可靠性。特別是在汽車應用領域,a-EASI技術可以為ATV Grade 0級別車用處理多達2000多個溫度迴圈檢測, 提高汽車的高可靠性性能。基板型嵌入式封裝(SESUB)  基板型嵌入式封裝(SESUB)是將積體電路嵌入層壓基板的技術,嵌入的基板可以安裝各種電子元件,形成高度整合的多功能封裝。SESUB支援功能性電路的微模組化,例如智慧手機的高性能PMUs以及藍牙模組等,同時通過減小模組的嵌入高度和底面積實現縮小模組尺寸的功能,可使電源管理單元模組縮小60%,音訊模組縮小32%,藍牙低能量模組縮小65%及DC/DC變頻器模組縮小36%等。日月光的嵌入式技術被認為是實現更高級別整合的替代解決方案,提供SMT整合和靈活的佈線解決方案以減小PCB尺寸,同時採用金屬引線框架進行模具佈局,具有高散熱性和電磁干擾效益。洪博士還舉例說明MEMS基於引線框架、BGA封裝、覆晶封裝(Flip Chip)、晶圓級封裝(Wafer Level CSP)、扇出型封裝(Fan Out)以及矽通孔(TSV)的系統級封裝SiP技術可根據不同目的做相應的調整。例如可以用導線架和BGA封裝技術實現經濟高效的封裝解決方案,而如果要進一步加強壓力控制,可以對結構進行重新計算,採用不同的基板以及打線(Wire Bond)技術予以實現。  未來a-EASI 、SESUB、導線架、BGA封裝、覆晶封裝(Flip Chip)以及晶圓級TSV技術等都可以滿足包括5G、AI、智慧汽車以及邊緣計算等所有應用的需求,可根據要求整合多項封裝技術,從而成功實現系統級封裝SiP異質整合能力。日月光將持續強化在先進封裝、測試技術及基板設計等方面的競爭力,為客戶提供嵌入式晶片封裝的全方位解決方案。

珍惜每一滴水 制定水復原力戰略,以確保安全和永續的未來

台灣是一個有著風景秀麗的高山和湖泊的島嶼,如今正面臨數十年來最嚴重的乾旱。去年,沒有一場颱風(颱風帶來的大雨可補充水庫)在台灣登陸;今年,少雨使情況進一步惡化。在半導體製造過程中需要使用大量的水來沖洗清除晶片上的雜質污染物,因此缺水對這個產業帶來了巨大的挑戰。 那麼,日月光在緩解水危機方面做了哪些工作?自2015年以來,我們在高雄建造並運營了自己的水循環再利用設施,進行廢水處理並將其循環回收利用到楠梓科技園區內自己的工廠,進一步降低了我們對自來水的依賴。當日月光減少了自來水的使用,高雄市便能夠將水儲備用於家庭、農業和其他用水需求。要了解日月光水回收再利用的更多信息,請點擊此處。 如今,我們的高雄工廠使用的水只有三分之一是自來水,而三分之二是循環水。在2021年5月份,我們從水回收設施累計的節水總量已超過2000萬噸。儘管我們為這一成就感到自豪,但我們不會因此而自滿。 日月光管理團隊已更進一步提高了目標,並建立了新的水管理KPI。我們已經制定減少用水的計劃,並增加投資來擴增水循環利用設備,以提高我們處理、循環和再利用水的能力。 日月光的策略仍然專注於平衡需求和可用資源。 做為主要的產業參與者和台灣經濟的主要貢獻者之一,我們已加緊努力在永續議題上承擔更大的責任。我們將採用最新技術來打造創新的教育計劃,旨在提高公眾參與度和節水意識,從而推廣到更大範圍的群眾。最近,我們利用快速、高頻寬的5G網路為日月光綠科技教育館配備了VR功能。虛擬實境展示將增強到訪者的體驗,並翻轉數位時代的永續教育。為此,日月光綠科技教育館將繼續發揮重要作用,以提高大眾對水和其他永續議題的認識。 社會、環境和經濟的生存發展在很大程度上取決於水的安全和永續性。每滴水都是珍貴的,我們都必須盡自己的一份力量來保護地球上有限的資源,並確保子孫後代的美好未來。 關於日月光水回收設施日月光中水回收廠(也稱為ASE K14)位於高雄市楠梓科技園區,於2015年1月正式啟用。第一期運營於2015年開始,日處理量為2萬噸,回收率為55%。第二期運營於2019年開始,將中水廠的供給網絡從楠梓第一園區延伸至二園區,讓整個高雄廠區的水資源回收做得更加全面,整體回收率提升至70%。到2021年5月,公司累計節水超過2000萬噸,相當於高雄市居民一個月的用水量。通過最大限度地利用自己的水資源,讓日月光的每滴水都可循環使用至少3次。

從異質整合看未來產業創新

異質整合因其低功耗、高效能等特點成為半導體產業持續發展的主動力之一。日月光研發副總經理郭桂冠博士在SEMICON China 2021先進封裝論壇上發表以“異質整合與扇出型封裝的發展”為主題的精彩演講,分享封裝前沿技術與發展趨勢, 也詳細闡述異質整合的“前世今生”。目前主流的異質整合技術包含: 小型化、高度整合的系統級封裝(SiP)、具有更高頻寬和更低延時優勢的2D/3D IC互連技術以及高性能高密度的Fan In/Fan Out晶圓級封裝。此外,日月光與Deca及西門子數位工業軟體公司共同推出的全新APDK(Adaptive Patterning® Design Kit,自我調整圖案設計套件)解決方案在電性效能突破的同時,確保實現先進異質整合設計的製造能力,將全套自動化、設計規則、設計規則檢查(DRC)平臺和範本整合在一起,提供一元化設計流程。從範本庫開始,設計人員初始的佈局到自我調整圖案模擬至最後使用西門子Calibre軟體通過設計認證皆可獲得廣泛的自動化指導。日月光通過量產M系列技術產品,不斷提升產品品質,進一步鞏固日月光在扇出型封裝技術(Fan Out)的領先地位。郭博士還重點分析了備受關注的Chiplet技術。Chiplet是將積體電路切割成獨立的小晶片,並各自強化功能、進行再設計和再製造,通過先進的封裝技術形成一個系統晶片。先進制程成本高昂,而Chiplet技術通過重組多個Chiplet提高性能的同時降低功耗,通過結合處理器內核、記憶體晶片與3D堆疊技術,提高信號傳輸品質和頻寬,從而實現優化製程技術。此外,Chiplet因佔據的面積較小並且通常選擇成熟的晶片進行集成,能有效提高良率並降低開發和驗證成本,滿足現今高效能運算處理器的需求。Chiplet已在多個領域應用,包括高端的CPU、FPGA和網路晶片等。日月光集團旗下矽品深耕Chiplet技術多年,包括FCMCM、2.1D/2.5D/3D、FOMOCM、FOEB和EMIB等,用扇出型封裝Fan Out取代基板,説明客戶減少晶片設計時程並加快產品開發速度。日月光攜手矽品和環旭電子協同合作,提升研發能量與競爭優勢,建立供應鏈發展,持續拓展全球市場並提供客戶微型化、高效能與高整合的技術服務與快速產品上市時程,為下一代數位智慧應用的建置貢獻先進研發與優質的技術解決方案。資料來源:SPIL, 2020 VLSI Circuit Symposium

如何準備面試—邁向求職成功的祕訣

面試是成功獲得心儀工作十分重要卻也令新鮮人戰戰兢兢的重要關卡。只要做好以下準備,保持平常心,展現自己最好的狀態,就能大幅提高被錄取的機會,贏得心儀的工作: 詳細蒐集目標產業可能的面試考題面試時,有些標準題目是面試主管一定會問的,尤其是歷年面試考題,了解目標產業的面試形式、題目類型,做到心中有數,準備起來才能更有針對性。事先預備答案就像是在學校準備考試,要逐題列出合適的回答,協助腦袋有條理地分析整理。建議詳讀公司資訊、職缺描述,查看企業官方網站,才能擬出最適切的回答。面試前重覆演練想要從容地面對主管考官,唯一的辦法就是反覆練習,直到可以毫不猶豫地吐露答案為止。此外,不妨先請同學、家人協助你一起演練,給你修正的建議。日月光在招募新鮮人時,特別在意那些特質?公司在招募新鮮人時,較重視的是求職者未來在學習上是否具備主動積極的態度、有企圖心、對工作有熱忱,以及能否通過職場實戰教育訓練。同時,若能再適當突顯在學時的專業知識技能,展現自信心,通常便會是公司欣賞並想網羅的人才。 給予新鮮人求職忠告?新鮮人剛畢業,在求職上的起跑點都差不多。而能在眾多求職者中脫穎而出的,通常都是能展現「態度>專業」特質的人才,因此,建議求職者應先盤點自己的優勢,提高自我的求職態度,重視學習力、應變力、抗壓力,若能再加上相關企業實習經驗,更能突顯個人求職優勢。對於在學者,建議可以多參加社團或系學會,參與團體運作或學習溝通,對未來進入職場的團體做戰也更為有利。另外,在面試時,記得以誠實和誠懇為主,有不清楚、熟悉的問題,誠實回答即可,不需要有太多的掩飾,在面試的回答不誠實更是求職的大忌。附贈履歷傳送門  我們同時諮詢許多日月光人資以及用人部門主管,為我們揭曉日月光在面試求職者時最想了解什麼。快來看看面試常常會被問到的題目,還有這些問題怎麼答才能得分。   Q:自我介紹建議時間控制在1~2分鐘,回答內容要和你應徵的工作內容相關,不是你家人的介紹;詳述連結職位需求的專業能力,力求具體避免籠統。     Q:目前為止你最滿意的工作成就?建議回覆方向:✓職務內容:先前在OO公司擔任製程工程師,負責封裝製程的工作。✓達成方式:管理製程及提升良率,嚴謹的把關品質與產能。✓實際成果:執行結果,可用數字及關鍵字具體說明更具說服力。    Q:職場上曾遇到的難題及如何解決?     建議回覆方向:✓分析問題:使用5Why分析法,對問題以5個「為什麼」自問,追究根本原因。✓溝通協調:傾聽對方及針對了解的部分,提出問答,注重專業與效率建立互信,找出問題所在。✓解決方案:理解雙方立場與堅持原因,做出探討與妥協,讓事情圓滿解決。提出具體事件,讓人更印象深刻;掌握技巧,讓面試官對你的EQ刮目相看!    Q:上份工作的離職原因?建議回覆方向:✓自我挑戰:前份工作在學習上已近飽和,因此想往其他領域發展。✓持續學習:保持正面,專注自身成長空間,提升專業技能外,其他領域的學習也有助於挖掘更好的自己。✓職涯升遷:提出對原公司的貢獻,說明職業規劃,望能力得到提升與發展,並準備好承擔更多責任。  如果之前是被裁員的,應誠實回答(業界很小,千萬別說謊)     Q: 請說說你的缺點建議回覆曾有的缺點,把重點放在如何改善缺點,展現上進心,帶出行動力。例如:✓以前很怕上台報告,參加學校社團後,加強自我練習後,已經可以面對一群人侃侃而談,比以前進步很多。✓以前英文口說能力不佳,後來透過看 Ted Talk 和 YouTube 影片刻意練習英文     Q: 你的未來規劃是?建議回覆重點放在對未來職涯的展望和具體實踐。例如,在五年內,我希望能成為在半導體領域具有深厚專業知識的人,我也想在未來幾年精進團隊合作能力,很期待可以跟一些出色的夥伴們合作,發展自己協作以及管理能力。」     Q: 最近還有面試哪家公司?建議回覆半導體產業,同類型職務。     Q: 還有甚麼問題想問的嗎?建議回覆:✓深入詢問工作的詳細目標與責任✓詢問主管對這個職位的期望和目標✓詢問這個職位還需要什麼技能? 或是需要再加強哪方面的能力 最後,如果遇到回答不出來的問題,最上策的方式是─「直接坦承不足」。說謊的話反而會造成反效果,讓面試官認為不夠誠懇哦!

2.5D vs Fan-out Chip on Substrate

The demand for high bandwidth and high-performance applications such as networking, AI computing and GPU IC chips are driving innovative developments in advanced IC packaging. Heterogeneous integration enables the integration of multiple chips using fine line/space interconnect packaging technology.Heterogeneous integration packaging solutions offered in the market today include, through silicon via (TSV) interposer technology: 2.5D IC packaging and re-distribution layer (RDL) fan-out process better known as fan-out chip on substrate package (FOCoS).FOCoS fabrication methods include chip first and chip last processes. We have utilized FEA simulations to examine the warpage, ELK layer crack risk, interconnection/RDL trace broken risk, and board level solder joint reliability of three package types: 2.5D IC, chip-first FOCoS and chip-last FOCoS. The validity of the simulation model is confirmed by comparing the numerical results for the warpage and thermal mechanical deformation of chip-last FOCoS with the experimental observations by advanced Metrology Analyzer (aMA) system. Further CFD simulations are then performed to investigate the heat dissipation performance of the three package types.We have investigated the warpage and in-plane thermal deformation of packages at various environment temperatures. Three-dimensional numerical models have been developed to compare the mechanical and thermal performance. The warpage and inplane thermal deformation of the FEM model has been validated with the measurement result. Having validated the FEM model, this study applied the FEA investigations to package types' comparison and examine the influence of the chip-last FOCoS wafer level underfill material properties on the D2D area interconnection copper trace reliability.The results from the numerical simulation are as follows:The warpage of the two FOCoS package types are lower than 2.5D IC due to smaller CTE mismatch between combo die and stack-up substrate. Besides, the chip-last FOCoS has the lowest warpage quantity with the contribution of wafer level underfill.The ELK stresses of FOCoS for both chip-first and chip-last are lower than 2.5D package, because RDL/PI layers are the effective buffering to reduce ELK layer stress.The solder ball with maximum CSED occurs on the outermost solder joint located on the package edge of the solder joint top side, i.e. substrate side, surface. All these three packages have insignificant difference on CSED. It means that the board level TCT performance is similar because the equivalent CTE of all the package types are similar.The interconnection copper trace stress of 2.5D package has lower stress than others due to smaller localized CTE mismatch to reduce copper trace stress.The wafer level underfill type D with higher Tg and lower CTE has lowest stress, which could enhance copper trace reliability performance.2.5D IC, chip-first FOCoS and chip-last FOCoS have similar thermal performance and all of them are good enough for high power applications.More information can be found in the ECTC article entitled "A comparative study of 2.5D and fan-out chip on substrate: Chip first and chip last".

Comparative Study on Mechanical and Thermal Performance of eWLB, M-Series™ and Fan-out Chip Last Packages

In recent years, Fan-Out (FO) packages have become widely used in handheld, mobile consumer and internet of things (IoT) devices. FO packaging allows greater I/O density as well as the ability to pack multiple components in the same package compared to conventional wafer level chip scale package (WLCSP). Several types of FO packaging are offered in the market today, for example; embedded wafer level BGA (eWLB), M-Series™ as well as a flip chip based structure referred to as Fan-out Chip-Last Package (FOCLP).We have investigated the mechanical and thermal performance of these FO packages. Finite element analyses were carried out to examine mechanical performance metrics, including warpage, stress in the extreme low-k (ELK) interconnect and board level solder joint reliability. Thermal simulations were completed to compare the thermal dissipation differences among the FO package types. We also applied the optical profile measurement facility advanced metrology analyzer (aMA) to investigate the correlation between in plane strain and out-of plan warpage of fan-out packages at various environment temperatures. A three-dimensional computational model has been developed to compare mechanical and thermal performance of different fan-out package types.The aMA measurement results have shown that the warpage quantity of M-Series™ structure is lower than eWLB. Besides, the dimension change of eWLB is higher than M-Series™. The performance of the fan-out packages FE model has been verified by comparing the simulation results for the package in-plan dimension change with those obtained experimentally.In addition, the numerical simulation results show that:The maximum warpage of all types are less than 25um. FOCLP has higher warpage due to high CTE mismatch between thin coreless substrate and compound. Besides, the M-Series™ has lower warpage quantity because backside coating film help to balance CTE mismatch to reduce warpage.The ELK stress of FOCLP and M-Series™ are similar and lower than other package types. This is the result of the molding compound RDL above the copper pillars acting as a stress buffer.The solder ball with maximum Creep strain energy density (CSED) occurs on the outermost solder joint located on package edge at theUBM edge. eWLB and M-Series™ packages have similar CSED, while FOCLP has lowest CSEDvalue. This is due to less CTE mismatch between the PCB and the FOCLP package.The different types of fan-out packages have similar thermal performance and, overall, dissipate heat better than WLCSP.More information can be found in the ECTC article entitled "Comparative Study on Mechanical and Thermal Performance of eWLB, M-Series™ and Fan-out Chip Last Packages".

非常時期: 日月光展現抗疫韌性

對於許多人而言,2020年初無疑是令人難忘的。那時在武漢海鮮市場首次發現的COVID-19(當時稱為武漢病毒,簡稱冠狀病毒)疫情已經失控,病例數量呈螺旋式上升。在中國政府1月23日封鎖疫情爆發中心的武漢之後,我們公司管理群組就持續關注當地(尤其是在我們工廠及其周圍地區)的疫情。那時正是許多中國人傳統上返回家鄉的春節假期,沒有人確切地知道COVID-19對武漢市以外有多少影響,但無論如何我們知道必須為最壞的情況做好計劃。我們立即啟動危機管理機制,成立防疫專責小組,並建立先進的數據管理系統來統合日月光所有廠區地點的防疫措施。 每個工廠都設置“指揮室”落實營運持續計畫,並指派專責人員主動與地方當局積極溝通,緊跟形勢並落實政府建議的防疫措施。我們的首要任務是確保員工安全,因此我們的採購團隊積極搜尋個人防疫設備,尤其是手術口罩。疫情期間,口罩需求旺盛,價格隨之飆升。我們在中國以外的工廠也集合起來幫助我們的同事購買3層口罩。日月光口罩工廠配戴口罩可減少無症狀感染者病毒顆粒的擴散,在減緩COVID-19擴散中具有關鍵作用。 我們在日月光高雄廠區投資生產高規格醫用口罩。 日月光醫用口罩已獲得衛生福利部之醫療器材許可認證。  - 保護員工的健康  - 確保輕鬆取得口罩日月光新加坡廠口罩再利用我們新加坡廠為員工提供有日月光商標的可重複使用織布口罩,其以高規格材料製成,且每個口罩都設有供濾材(可反復洗滌保持功效)置入的插口。 為了確保客戶及時了解狀況以及避免營運中斷,我們在疫情高峰期間,將各個製造廠區的現況每天更新在官方網站上。 同時,所有廠區也持續更新現況給各自的客戶,並針對疫情製定應變計劃以減輕對客戶的影響。重要的是,我們都認識到需要大家一起盡力防止疾病傳播。日月光的所有員工和訪客都必須進行溫度量測,提供旅行歷史和健康聲明。社會距離(social distancing)成為時興的流行用語,但事實證明它是一種有效的預防措施,因此我們改用視頻和電話會議與同事,客戶和供應商進行溝通合作,感謝日新月異的相關科技,這樣對日常業務的影響不大。 隨著在中國境外疫情的惡化,全球許多國家在3月份和4月份開始實施一定程度的封鎖措施。因此,我們的許多辦公室都推出了“在家工作”計劃以及團隊分組工作配置,以最大程度地減少大型聚會。今天,我們在亞洲的營運已恢復正常,然而我們美國和歐洲同事仍然需要在家工作,直到疫情好轉。新型冠狀病毒全球大流行造成嚴重的破壞,迫使我們重新思考工作方式,互動方式和社交方式。目前,我們都需要待在原地,希望可以保持身心健康,與家人共度美好時光。在找到疫苗或治療方法之前,我們必須盡可能地接受疫情帶來的新常態(new normal)。勤洗手戴口罩保持社交距離 

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