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封測技術


異質整合最佳解決方案平台

2021世界半導體大會於南京舉行以「創新求變,同"芯"共贏」的展會主題,日月光半導體、矽品及環旭電子首次共同展示應用於高性能運算、物聯網、汽車電子的系統級封裝SiP與先進封裝Advanced Packaging的最佳完整異質整合解決方案的平台,獲得行業廣泛關注。 展會現場,重點展示依據算法需求的高密度與高性能晶片Chip First和Chip Last的扇出型封裝Fan Out解決方案;具有更高頻寬及更低延時優勢的2.5D/3D IC封裝解決方案;加上矽品在Chiplet上豐富量產製造經驗,提供雲端運算和處理器晶片的 FO-MCM+EHS-FCBGA(Fan Out Multi-Chip-Module+Exposed Heat Sink-Flip Chip BGA),HBW-POP(High Bandwidth-Package-on-Package),FO-POP(Fan Out-Package-on-Package)以及運用在電源管理PMIC的 ETS-SiP(Embedded Trace Substrate-System in Package),FO-SD(Fan Out-Single Die);環旭電子也展示微型化能力,提供無線與移動通訊的解決方案,包括LTE Cat.1通訊模組、TWS藍牙音訊模組、無線通訊模組、雙核無線微控(MCU)配備Bluetooth®5、OpenThread和ZigBee®3.0,可運用在運動手錶、其他穿戴式產品有限空間之通訊模組設計、真無線藍牙耳機、移動裝置、移動路由器、工業物聯網、健康、醫療保健,個人追蹤等等的終端產品上。 除此之外,工作人員解說在不同的智慧應用領域的封裝解決方案,例如,在智慧工廠、智慧城市及物聯網領域,系統級封裝SiP解決方案與環旭電子系統模組(SOM, System-On-Module)的設計與組裝能力為萬物互聯提供創新解決方案;在智慧汽車領域,Wire Bond/Flip Chip/WLCSP/SiP/Discrete封裝解決方案、環旭電子在汽車電力控制模組方面超過20年的專業經驗,有效提高汽車的可靠性和安全性;集團的月芯科技(ISE Labs China)近日也獲得VDA6.3審核,是中國首家具備車電晶片AECQ認證與測試量產資質工程中心,也在現場解說車載SOC晶片測試與驗證的服務;在可穿戴設備領域中,日月光的TWS SiP模組實現在有限的空間集成更多的功能,DockSiP和MicroSiP封裝解決方案,體積小、穩定性高、易於整合的MEMS & Sensor感測器解決方案以及低功耗天線封裝及雙面薄化無線通訊模組技術等。在創新峰會上,日月光副總經理郭桂冠博士表示,隨著進入5G+AI 數位時代,摩爾定律的轉變,對晶片的小型化、高性能及低功耗的需求與日俱增,推動先進封裝技術不斷突破。未來異質整合應用上將呈現爆發式成長,在高性能運算(HPC)、5G、應用處理器引擎(APC)、汽車雷達、射頻、音訊、電源管理晶片(PMIC)等應用高速增長的驅動下,高密度的封裝至關重要,先進封裝和系統級封裝SiP也將成為下一階段半導體技術發展的重要方向。 日月光、矽品、環旭電子與月芯科技的團隊憑藉紮實的技術基礎、共同工程研發合作,提升製造的優化、創新思維及全球資源整合致力於為產業帶來全方位的解決方案平台。

車用SoC晶片測試的挑戰

智慧駕駛逐漸進入大眾生活的同時,車用晶片的類型從之前的傳統封裝向先進封裝演進,同時對測試的要求也愈加複雜。在保證晶片功能安全性的條件下,如何優化測試的方法是其中重要的挑戰。日月光集團旗下月芯科技(ISE Labs China)工程處總監王鈞鋒分享如何通過測試提高車載系統單晶片(System on a Chip, SoC)功能安全,探討車用晶片封裝與測試類型、市場需求及AEC-Q100認證。 隨著汽車產業進一步邁向智慧化發展,車用晶片的複雜度和尺寸要求不斷增加,封裝技術對車用晶片高可靠性、多功能化及高度整合化愈趨重要。因應汽車使用場景和功能的不同,對應的封裝類型有較大區別,如汽車安全控制系統和實現先進駕駛輔助系統(ADAS)相關感測晶片採用LGA或QFN封裝,汽車娛樂系統(Infotainment)包括車用音響、導航系統GPS、車用娛樂影音系統等採用細間距BGA封裝(FBGA)或晶圓級晶片封裝(WLCSP)。 此外,在汽車運算領域因為採用先進技術,封裝形式也更傾向於先進封裝,以滿足汽車對運算能力的要求。日月光在車用IC封裝有著豐富的經驗與研發能力,提供Wire Bond/WLCSP/Flip Chip/SiP模組與先進封裝的完整解決方案,滿足客戶不同的產品需求。 為確保汽車的安全性和可靠性,除了選對封裝技術,還需要嚴格的測試方法。從晶片的前期驗證到最終量產,測試主要分為特徵化測試(Char Test)、量產測試(Production Test)和AEC-Q 測試,其中特徵化測試主要測試設備的性能及三溫,量產測試主要包括螢幕故障部件以及相關的成本測試,而AEC-Q主要是品質測試,測試晶片生命週期和能力。傳統的車用晶片與SoC晶片在測試結果上存在很大的差異,以典型的電源晶片與智慧汽車SoC晶片比較為例,傳統晶片主要的測試內容不含數位測試,主要是低壓電流及模擬參數測試,測試時間約3.5秒,總測試項目約132項;反觀SoC晶片,數位測試比例達到44%,測試時間需26秒,總測試項目更是達到870多項,因此對測試標準的要求將越來越高。月芯科技提供從晶片封裝、晶片測試開發、AEC-Q認證以及國內稀缺的量產老化+FT測試,為車用晶片提供從工程到量產的完整解決方案。通過對汽車AEC-Q產品在測試過程中的流程管控,將40多項實驗產品的ATE測試資料處理呈現視覺化數據報告,縮短晶片AEC-Q驗證週期。 隨著自動駕駛技術越來越成熟,適用範圍越來越廣,對車用晶片可靠性和安全性的要求勢必越來越嚴格。日月光長期與國際車用晶片大廠合作,擁有專業的車用晶片封裝智慧製造工程團隊,運用客制化的製程技術, 結合上海測試工程研發中心月芯科技“工程中心+迷你工廠”一站式服務模式,提供下一代車用晶片可靠性、高整合、高效率的完整封裝與測試解決方案。

系統級封裝SiP整合設計的優勢與挑戰

迎接系統級封裝SiP高速發展期,環旭電子先進製程研發中心暨微小化模組事業處副總經理趙健先生在系統級封裝大會上,分享系統級封裝SiP技術優勢、核心競爭力及整合設計與製程上的挑戰。系統級封裝SiP的微小化優勢顯而易見,通過改變模組及XYZ尺寸縮小提供終端產品更大的電池空間,整合更多的功能;通過異質整合減少組裝廠的工序,加上更高度自動化的工藝在前端整合,降低產業鏈複雜度;此外,系統級封裝SiP實現更好的電磁屏蔽(Shilding)功能,運用壓模(Molding Compound)加上濺鍍(Sputter)或噴塗(Spray Coating)技術,實現對外界電磁輻射的屏蔽與模組內部不同功能之間的屏蔽,特別適用於頻段越來越多的5G mmWave模組與TWS真無線藍牙耳機等。另一方面,借由日月光和客戶共同設計的優勢與紮實的封測技術到系統組裝的綜合能力,加上產品需求的電源管理模組、光學、感測器模組、射頻、可編程式記憶體(AP Memory)等等多樣化功能,模組化設計的便利性,更創新設計應用,利用核心競爭力的板級組裝(Board Level)能力,為終端產品設計提供更大的靈活性。先進的工藝、測試及EE/RF硬體設計能力等將推動系統級封裝SiP技術不斷創新,整體工藝成本將會越來越有優勢,其優越的性能將越來越多地應用在更多穿戴式產品,如智慧眼鏡、支援5G和AI的物聯網、智慧汽車及生物醫學等對尺寸有特別要求的應用領域,提供客製化設計與解決方案。 環旭電子系統級封裝SiP模組微小化製程技術能力主要有單面壓模(Single Side Molding, SSM)和雙面壓模(Double Side Molding, DSM)。其中單面壓模主要核心技術是高密度SiP,以智慧手錶為例,可運用008004被動元件,間距達50μm,在20毫米左右的主機板面積上可置入1000多顆元件;採用Molding形式,不需要Underfill點膠,加上Laser Marking 的能力,更可最大化節省空間與成本。雙面壓模(Double Side Molding, DSM)先進製程技術,為了有效地利用空間整合更多的元器件必須克服製程上的多種困難,尤其在雙面壓模與屏蔽的製程、Cavity SMT性能的改善,加上鐵框與Flex 製程能力的開發,目前已經順利在2021年導入量產。環旭電子持續在先進製程技術上研究發展,建置SMT並結合打線(Wire Bond)和粘晶(Die Bond)整合產線,終端產品客戶可以直接投入晶圓,直接製造產出模組的整合服務,加快產品的上市時程,也利用扇出型封裝連結(Fan Out Interposer)等技術保持電路聯通性,確保電路不受高度整合的模組影響,同時增加板級組裝設計的空間利用率。日月光與環旭電子深耕合作多年,積累在系統級封裝SiP從封測到系統端的組裝整體解決方案,未來將提供終端產品客戶更優化的設計、製造上的整合與彈性化的營運,發展高性能、微小化模組,加速迎來系統級封裝SiP新應用機會。

5G mmWave天線封裝AiP的應用趨勢

矽品王愉博博士在電子封裝國際論壇中分享系統級封裝SiP在5G mmWave毫米波的應用,詳解全球5G市場趨勢,探討天線封裝(AiP)特性以及如何設計性能良好的AiP封裝。5G包含Sub-6Ghz和mmWave兩大頻段,具有頻寬更高、連接更廣以及延遲性更低等特性。mmWave主要運用於大頻寬移動訊息(如高清視頻、雲端遊戲),特定領域(如體育場館、展館等)大頻寬資料傳輸以及專網垂直應用(如智慧汽車與智慧工廠)等。系統級封裝SiP打破傳統封裝領域的界限,重組產業生態鏈,而5G是系統級封裝SiP迅速發展的主推動力。在Sub-6Ghz頻段,系統級封裝SiP可節省大量空間;在mmWave頻段,系統級封裝SiP可整合所有的元件,使傳輸距離變短,減少路徑損耗。王博士指出在通訊上,手機和車用雷達領域,基板尺寸小於30mm×30mm,基板上的線寬和線距小於20μm,可採用天線封裝(AiP)達到縮小尺寸、性能最優化的效果;在高速運算上,AI、機器智慧(MI)和雲端等領域,基板尺寸可達90mm×90mm,更適合運用2.5/3D封裝和扇出型封裝(Fan Out)、BGA封裝及大尺寸的覆晶封裝(Flip Chip)等封裝技術。 天線封裝AiP  天線封裝AiP技術是通過材料與工藝將天線整合在帶有晶片的封裝內,同時通過系統級封裝SiP技術予以實現。天線的大小受波長與頻率的影響,波長越短,頻率越高則天線就越小。天線封裝AiP為5G mmWave提供良好的天線解決方案,使天線整合在基板上,尺寸小於2mm,充分發揮天線的性能好、小型化和性價比高等優勢。以智慧手機為例,分析智慧手機用到多個天線封裝AiP模組,其中射頻前端模組(RF FEM)、WiFi 6E、藍牙、電源管理積體電路(PMIC)及AP/BB等都可運用系統級封裝SiP技術,使尺寸縮小30-50%,系統設計更輕薄短小,大幅縮小系統模組的體積,使訊號更穩定,功能更強。天線板主要有兩種設計,一種是上下多層貼片天線,一種是單層貼片天線,多層貼片天線具有更好的頻率頻寬和增益頻寬,效率更高,被廣泛地應用在5G和無線千兆比特(WiGig)的天線封裝AiP,而單層貼片天線主要應用於感測器和雷達等。影響天線性能的主要因素是基板的材料和厚度、介電常數(DK)和介質損耗(DF)。當使用的基板越厚,天線封裝AiP性能越出色。此外,介電常數是隨著頻率變化的,頻率上升則介電常數值會降的更低,利用低介電常數(DK)可以提高天線性能,同時可以利用低介質損耗(DF)來增加天線效率。日月光毫米波天線量測實驗室  目前全球5G mmWave仍面臨諸多挑戰,例如信號損耗高、應用需求不足等,因此未來5G mmWave對系統級封裝SiP技術的需求將持續擴大,對天線封裝AiP等高頻部分的結構、材料、電性能和散熱等要求不斷提高,同時成本也將逐步降低。日月光集團研發於2018年建置5G mmWave高頻天線、射頻元件特性封測的整體量測環境室(Chamber),提供從模組設計、材料使用、模擬及量測的一元化服務。同時整合旗下不同工廠在基板、材料、封裝與測試等方面的實力,進一步強化日月光在產業鏈的深度佈局與全面積累,全方位滿足客戶需求,保持全球前瞻性創新發展。

TWS SiP聲電合作最佳化解決方案

TWS耳機作為近幾年最火爆的消費電子之一,其輕巧、降噪及音質佳等特性深受消費者喜愛。日月光系統級封裝SiP解決方案使TWS耳機在有限的空間和重量限制下,實現複雜的異質整合需求,聲電學合作並提升產品功能化價值。日月光最小尺寸真無線藍牙耳機SiP封裝解決方案,以DockSiP (船塢型)和MicroSiP(微型)為主,  運用封裝工藝優勢大大提升TWS耳機空間利用率,提供微小的封裝尺寸,進一步實現TWS耳機在限定的尺寸裡放入大容量電池並保證續航和功耗達到平衡,為後續的產品特性升級預留空間。同時根據客戶需求不同,可以任意選擇不同的記憶體容量,如8Mb、16Mb、32Mb、64Mb、128Mb等。DockSiP直接取代現有的PCB模組,產品組裝透過焊接或連接器使模組縮小,通過系統級封裝SiP高度整合更多的空間給予聲音腔體,從而增加電池容量。MicroSiP減少外接PCB板層數,將不同SOC晶片組共用化引腳(Pin Out)設計,利用封裝天線(AiP)或增加更多的感測器器件,將系統高度整合設計,大大提升產品適應性,並且方便產品組裝量產。  MicroSiP相同封裝尺寸和 Pin Out可以共用,客戶的PCB可以根據第一顆SiP設計完成之後,借由SiP功能升級或降低成本,實現硬體介面共用,簡化Sub PCB設計的特性。例如其主晶片(Main Chip)可以來自不同IC公司的晶片,雖然主晶片不同,透過日月光SiP設計讓SiP的引腳在不同的主晶片下保持一致,即腳數與每個腳的電性相同,使客戶的Sub PCB設計好之後,可按照最後出貨需求,選擇不同主晶片的SiP打上去即可,僅需要修改韌體設計,不需要因為不同主晶片而去設計不同的Sub PCB。複雜的電性設計皆在SiP設計並100%電子測試在SiP量產完成。產品設計工程師不需要花費大量的時間為不同的Sub PCB調適不同的電性設計。另外,提供硬件預燒錄,確保良率品質。  系統級封裝SiP技術整合多種異質元件晶片、體積縮小。要將多種異質元件整合為同一個SiP必需克服在信號干擾、散熱、排列組合、電磁波抑制、電性設計、增加續航力等諸多挑戰,TWS耳機等穿戴裝置正迫切需要。因此一款“公版SiP”晶片整合多元功能,將成為不同產品心臟。公版SiP不僅具有小型化、提高組裝良率及多樣化特性,直接解決眾多傳統耳機與其他穿戴裝置設計問題, 如 Rigi-Flex成本降低、整合更多感測器件功能,從而改善聲學結構、增加電池容量、提高天線性能並節省功耗、改善組裝問題、演算法整合等眾多目標,並且與其他穿戴裝置、手機等移動設備做功能整合,公版TWS SiP較傳統TWS耳機設計/製造方法更能最大程度優化系統結構,可以大幅縮短13周以上的產品發展週期。日月光與聲學領域夥伴共同合作,結合雙方在聲學和電學優勢,從產品設計階段開始,強化上下游之間的深度合作,達到“聲電”整合最優化,為客戶提供最佳解決方案。TWS耳機未來發展具有無限潛力,將集結主動降噪、智慧語音、個性化定制等特色功能,應用在健康監測和助聽器健康、家用智慧音箱和AI即時翻譯系統等領域中。

全面性系統級封裝SiP推動新系統整合

日月光研發中心副總經理洪志斌博士在電子封裝國際論壇上全面解析系統級封裝SiP如何推動新系統整合,特別是嵌入式封裝(Embedded)、覆晶封裝(Flip Chip)以及扇出型封裝(Fan Out)如何以更高密度、更小尺寸和更短週期設計流程來實現在AIoT、5G、汽車電子、邊緣運算和大資料的應用。洪博士表示未來10年將呈現新的3C趨勢,即收集(Collect)、互連(Connect)及運算(Compute),利用感測器、雷達等裝置採集資訊並通過5G、WiFi、藍牙等方式在電腦進行AI運算和智慧處理。人類對電子產品的功能需求不斷升級,推動晶片和封裝技術朝功能最優化但尺寸微型化方向發展,嵌入式系統整合封裝(a-EASI)和基板型嵌入式封裝(SESUB)因其技術特性和解決方案將廣泛應用。 嵌入式系統整合封裝(a-EASI)   嵌入式系統整合封裝(a-EASI)是結合導線架(Leadframe)和基板技術的封裝技術,適用于所有的整合電源設備。利用引線框架的底座結構使其具備強大的電流處理能力及散熱能力,是一種低損耗、高熱性能的解決方案,不僅設計靈活,可使晶片尺寸縮小50%,功耗降低80%以上,還能保持良好的穩定性和可靠性。特別是在汽車應用領域,a-EASI技術可以為ATV Grade 0級別車用處理多達2000多個溫度迴圈檢測, 提高汽車的高可靠性性能。基板型嵌入式封裝(SESUB)  基板型嵌入式封裝(SESUB)是將積體電路嵌入層壓基板的技術,嵌入的基板可以安裝各種電子元件,形成高度整合的多功能封裝。SESUB支援功能性電路的微模組化,例如智慧手機的高性能PMUs以及藍牙模組等,同時通過減小模組的嵌入高度和底面積實現縮小模組尺寸的功能,可使電源管理單元模組縮小60%,音訊模組縮小32%,藍牙低能量模組縮小65%及DC/DC變頻器模組縮小36%等。日月光的嵌入式技術被認為是實現更高級別整合的替代解決方案,提供SMT整合和靈活的佈線解決方案以減小PCB尺寸,同時採用金屬引線框架進行模具佈局,具有高散熱性和電磁干擾效益。洪博士還舉例說明MEMS基於引線框架、BGA封裝、覆晶封裝(Flip Chip)、晶圓級封裝(Wafer Level CSP)、扇出型封裝(Fan Out)以及矽通孔(TSV)的系統級封裝SiP技術可根據不同目的做相應的調整。例如可以用導線架和BGA封裝技術實現經濟高效的封裝解決方案,而如果要進一步加強壓力控制,可以對結構進行重新計算,採用不同的基板以及打線(Wire Bond)技術予以實現。  未來a-EASI 、SESUB、導線架、BGA封裝、覆晶封裝(Flip Chip)以及晶圓級TSV技術等都可以滿足包括5G、AI、智慧汽車以及邊緣計算等所有應用的需求,可根據要求整合多項封裝技術,從而成功實現系統級封裝SiP異質整合能力。日月光將持續強化在先進封裝、測試技術及基板設計等方面的競爭力,為客戶提供嵌入式晶片封裝的全方位解決方案。

從異質整合看未來產業創新

異質整合因其低功耗、高效能等特點成為半導體產業持續發展的主動力之一。日月光研發副總經理郭桂冠博士在SEMICON China 2021先進封裝論壇上發表以“異質整合與扇出型封裝的發展”為主題的精彩演講,分享封裝前沿技術與發展趨勢, 也詳細闡述異質整合的“前世今生”。目前主流的異質整合技術包含: 小型化、高度整合的系統級封裝(SiP)、具有更高頻寬和更低延時優勢的2D/3D IC互連技術以及高性能高密度的Fan In/Fan Out晶圓級封裝。此外,日月光與Deca及西門子數位工業軟體公司共同推出的全新APDK(Adaptive Patterning® Design Kit,自我調整圖案設計套件)解決方案在電性效能突破的同時,確保實現先進異質整合設計的製造能力,將全套自動化、設計規則、設計規則檢查(DRC)平臺和範本整合在一起,提供一元化設計流程。從範本庫開始,設計人員初始的佈局到自我調整圖案模擬至最後使用西門子Calibre軟體通過設計認證皆可獲得廣泛的自動化指導。日月光通過量產M系列技術產品,不斷提升產品品質,進一步鞏固日月光在扇出型封裝技術(Fan Out)的領先地位。郭博士還重點分析了備受關注的Chiplet技術。Chiplet是將積體電路切割成獨立的小晶片,並各自強化功能、進行再設計和再製造,通過先進的封裝技術形成一個系統晶片。先進制程成本高昂,而Chiplet技術通過重組多個Chiplet提高性能的同時降低功耗,通過結合處理器內核、記憶體晶片與3D堆疊技術,提高信號傳輸品質和頻寬,從而實現優化製程技術。此外,Chiplet因佔據的面積較小並且通常選擇成熟的晶片進行集成,能有效提高良率並降低開發和驗證成本,滿足現今高效能運算處理器的需求。Chiplet已在多個領域應用,包括高端的CPU、FPGA和網路晶片等。日月光集團旗下矽品深耕Chiplet技術多年,包括FCMCM、2.1D/2.5D/3D、FOMOCM、FOEB和EMIB等,用扇出型封裝Fan Out取代基板,説明客戶減少晶片設計時程並加快產品開發速度。日月光攜手矽品和環旭電子協同合作,提升研發能量與競爭優勢,建立供應鏈發展,持續拓展全球市場並提供客戶微型化、高效能與高整合的技術服務與快速產品上市時程,為下一代數位智慧應用的建置貢獻先進研發與優質的技術解決方案。資料來源:SPIL, 2020 VLSI Circuit Symposium

2.5D vs Fan-out Chip on Substrate

The demand for high bandwidth and high-performance applications such as networking, AI computing and GPU IC chips are driving innovative developments in advanced IC packaging. Heterogeneous integration enables the integration of multiple chips using fine line/space interconnect packaging technology.Heterogeneous integration packaging solutions offered in the market today include, through silicon via (TSV) interposer technology: 2.5D IC packaging and re-distribution layer (RDL) fan-out process better known as fan-out chip on substrate package (FOCoS).FOCoS fabrication methods include chip first and chip last processes. We have utilized FEA simulations to examine the warpage, ELK layer crack risk, interconnection/RDL trace broken risk, and board level solder joint reliability of three package types: 2.5D IC, chip-first FOCoS and chip-last FOCoS. The validity of the simulation model is confirmed by comparing the numerical results for the warpage and thermal mechanical deformation of chip-last FOCoS with the experimental observations by advanced Metrology Analyzer (aMA) system. Further CFD simulations are then performed to investigate the heat dissipation performance of the three package types.We have investigated the warpage and in-plane thermal deformation of packages at various environment temperatures. Three-dimensional numerical models have been developed to compare the mechanical and thermal performance. The warpage and inplane thermal deformation of the FEM model has been validated with the measurement result. Having validated the FEM model, this study applied the FEA investigations to package types' comparison and examine the influence of the chip-last FOCoS wafer level underfill material properties on the D2D area interconnection copper trace reliability.The results from the numerical simulation are as follows:The warpage of the two FOCoS package types are lower than 2.5D IC due to smaller CTE mismatch between combo die and stack-up substrate. Besides, the chip-last FOCoS has the lowest warpage quantity with the contribution of wafer level underfill.The ELK stresses of FOCoS for both chip-first and chip-last are lower than 2.5D package, because RDL/PI layers are the effective buffering to reduce ELK layer stress.The solder ball with maximum CSED occurs on the outermost solder joint located on the package edge of the solder joint top side, i.e. substrate side, surface. All these three packages have insignificant difference on CSED. It means that the board level TCT performance is similar because the equivalent CTE of all the package types are similar.The interconnection copper trace stress of 2.5D package has lower stress than others due to smaller localized CTE mismatch to reduce copper trace stress.The wafer level underfill type D with higher Tg and lower CTE has lowest stress, which could enhance copper trace reliability performance.2.5D IC, chip-first FOCoS and chip-last FOCoS have similar thermal performance and all of them are good enough for high power applications.More information can be found in the ECTC article entitled "A comparative study of 2.5D and fan-out chip on substrate: Chip first and chip last".

Comparative Study on Mechanical and Thermal Performance of eWLB, M-Series™ and Fan-out Chip Last Packages

In recent years, Fan-Out (FO) packages have become widely used in handheld, mobile consumer and internet of things (IoT) devices. FO packaging allows greater I/O density as well as the ability to pack multiple components in the same package compared to conventional wafer level chip scale package (WLCSP). Several types of FO packaging are offered in the market today, for example; embedded wafer level BGA (eWLB), M-Series™ as well as a flip chip based structure referred to as Fan-out Chip-Last Package (FOCLP).We have investigated the mechanical and thermal performance of these FO packages. Finite element analyses were carried out to examine mechanical performance metrics, including warpage, stress in the extreme low-k (ELK) interconnect and board level solder joint reliability. Thermal simulations were completed to compare the thermal dissipation differences among the FO package types. We also applied the optical profile measurement facility advanced metrology analyzer (aMA) to investigate the correlation between in plane strain and out-of plan warpage of fan-out packages at various environment temperatures. A three-dimensional computational model has been developed to compare mechanical and thermal performance of different fan-out package types.The aMA measurement results have shown that the warpage quantity of M-Series™ structure is lower than eWLB. Besides, the dimension change of eWLB is higher than M-Series™. The performance of the fan-out packages FE model has been verified by comparing the simulation results for the package in-plan dimension change with those obtained experimentally.In addition, the numerical simulation results show that:The maximum warpage of all types are less than 25um. FOCLP has higher warpage due to high CTE mismatch between thin coreless substrate and compound. Besides, the M-Series™ has lower warpage quantity because backside coating film help to balance CTE mismatch to reduce warpage.The ELK stress of FOCLP and M-Series™ are similar and lower than other package types. This is the result of the molding compound RDL above the copper pillars acting as a stress buffer.The solder ball with maximum Creep strain energy density (CSED) occurs on the outermost solder joint located on package edge at theUBM edge. eWLB and M-Series™ packages have similar CSED, while FOCLP has lowest CSEDvalue. This is due to less CTE mismatch between the PCB and the FOCLP package.The different types of fan-out packages have similar thermal performance and, overall, dissipate heat better than WLCSP.More information can be found in the ECTC article entitled "Comparative Study on Mechanical and Thermal Performance of eWLB, M-Series™ and Fan-out Chip Last Packages".

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