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異質整合加速人工智慧(AI)經濟

世界正迅速從網際網路經濟轉向人工智慧經濟。在網際網路時代,我們透過手機、個人電腦和物聯網設備,一天24小時每天不斷地保持網路連線。然而,在AI時代,我們所做的一切都將與人工智慧相關聯。您可能已經聽說過像 ChatGPT 或 Google Gemini 這樣的AI工具,它們可以回答問題並創建非常類人的(human-like)文字、圖像、甚至影片。未來,多模態人工智慧(multimodal AI)甚至可以模仿人類的生物感官,使其能夠看見、聽到,甚至是嗅到您所需的事物。此外,主動式人工智慧(agentic AI)將能夠理解其環境,自主設定目標,並且在幾乎沒有直接人為監督的情況下,採取行動以實現這些目標。這僅僅是人工智慧對我們生活帶來變革的幾個例子。然而,要實現AI變革需要更多的創新和更先進的半導體以及封裝解決方案。 人工智慧帶來哪些影響? 回顧歷史上科技驅動的成長機會,我們可以看到每個科技轉折點都增加了對半導體的需求。50 年前,航太產業僅需要數千個,但隨著手機需求的劇增,這個數字已經增加到 20 億,而智慧物聯網更需要高達 100 億。 我們相信,AI將在短時間內將需求增加三倍到 300 億。因為我們預期PMMP(People-Machine-Machine-People)通訊模式將成為新的常態,每個人的手機將運行各式各樣的AI應用程序,藉由連通多個雲端伺服器,提供大家所需的訊息和功能。這些機器與機器之間的相互協作將大幅增加,推動半導體產值衝破1兆美元。 邁向AI時代:透過異質整合克服挑戰 進入人工智慧時代,規模擴展(scaling)面臨許多重大挑戰。過去兩年(2021 ~ 2022),對於AI/ML 效能的市場需求增加了將近 6.8 倍至 11 倍,遠超出摩爾定律電晶體數量每 18 個月翻倍的增率。 能耗是另一個挑戰,在未來十年內,AI產業將建置達千兆位元(zettabyte)級別的數據中心,需要 500 兆瓦(MW)的電力驅動,約相當於半個核電廠的輸出。長遠來說,這是相當不永續的,我們需要找到更節能的方式來滿足人工智慧經濟所需的算力(Computing Power)。 成本也是需要考量的重點,儘管半導體製程新節點的導入速度正在減緩,但生產成本仍在不斷增加。5 奈米(5 nm)先進 IC 設計的開發成本可能高達 5 億美元,大部分的人都無法負擔。 我們需要尋找新的效率,日月光認為異質整合是關鍵,它提供了一種可減少能耗、超越「摩爾定律」,並降低整體開發成本的方法。 用於AI高效能運算的異質整合先進封裝 日月光先進封裝技術可以將個別製造的各種元件整合到小晶片(Chiplets)、系統級封裝(SiP) 或模組中,即使這些元件的材料、製程節點和製造技術完全不同。異質整合不僅可以增加功能密度,降低每個功能的成本,還為系統架構師提供了設計靈活性,用以創建增強 系統性能和效率的創新解決方案,滿足人工智慧和高效能運算的需求。 我們的次世代 3D 異質整合架構 VIPack™ 設計旨在擴展設計規則,實現以下目標:… Read More

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異質整合先進封裝設計趨勢

在半導體前段製程微縮日趨減緩後,異質整合先進封裝技術已然成為另一個實現功能整合與元件尺寸微縮的重要技術發展潮流。伴隨著人工智慧物聯網 (AI-centric IoT)、5G通信、高效能運算(HPC)和智慧汽車等主要半導體應用不斷發展,新興應用場域 (如生成式AI) 對於晶片封裝互連線的高密度、高速和低延遲需求與日俱增,推動異質整合先進封裝技術的需求不斷增長與突破。通過先進封裝技術實現異質整合,可在單一封裝內實現不同設計和製程節點的小晶片 (Chiplets) 整合,讓企業能依照需求選擇不同單價的製程,例如運算晶片採用3奈米、射頻晶片用7奈米,又或者快速產出特定功能的超級晶片,兼顧成本效益。除了追求更高的互聯密度外,異質整合還有一個重點,亦即把實現整個系統所需的各種元件 (如邏輯晶片、感測器、記憶體等) 都整合在單一封裝,使得能耗、效能獲得改善和大幅縮小體積。 推動AI高效能運算的先進封裝解決方案 目前用於AI雲端運算處理器的高密度先進封裝,其尺寸至少都是55mm x 55mm以上,其封裝基板上的佈線層一般至少是5-2-5 (上面5層、中間2層、下面5層),甚至可多達11-2-11。其封裝型態一般是使用扇出型技術加上silicon bridge,也可以是2.5D封裝,以矽中介層 (Si Interposer) 作為小晶片的整合平台。業界的目標都是在同樣的空間中,獲得更多算力。 日月光提供的高密度封裝的解決方案:包含覆晶球格陣列封裝 (FCBGA)、Fan Out Chip-on-Substrate (FOCoS)、FOCoS-Bridge以及2.5D封裝等三大類。FCBGA晶片間封裝互連線的整合是透過BGA基板達成,其最小L/S (線寬/線距) 一般僅能達到10μm/10μm。目前很熱門、供不應求的CoWoS (Chip on Wafer on Substrate) 是一種2.5D封裝技術,以矽中介層 (Si Interposer) 上的重佈線層 (RDL) 連接整合小晶片,可以將L/S大幅微縮到0.5μm/0.5μm。由於矽中介層需要承載所有的晶片 (以相肩比鄰的方式排列),因此面積越來越大,使得每片12吋晶圓能切割出的矽中介層晶片越來越少 (一般少於五十顆),導致2.5D封裝的製造成本也隨之大幅上升。但是並非所有應用皆需要0.5μm/0.5μm的L/S,因此日月光發展FOCoS (Fan Out Chip-on-Substrate),利用扇出型技術的RDL來整合不同小晶片,其L/S可以達到2μm/2μm,其優勢是以相對較低的製造成本,提供市場不同的解決方案。此外ASE的FOCoS-Bridge技術利用高密度連接線矽橋 (silicon… Read More

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VIPack™先進封裝平台

在這個充滿挑戰與未知多變的時代中,令人期待的是從健康到交通、從機器人技術到人工智慧、從邊緣到雲端、從 5G 到未來,半導體產業的變革創新正實現許多真正改變生活品質與效率的應用,創造更智慧、更永續的明天。 日月光為半導體微型化與整合開創出新道路,持續創新提供先進封裝以及系統級封裝SiP解決方案,以滿足汽車、5G通信、人工智慧、物聯網、高效能運算(HPC)等應用需求。 我們提供多樣SiP 解決方案,並推出 VIPack™先進封裝平台,提供垂直互連整合封裝解決方案。VIPack™是日月光擴展設計規則並實現超高密度和性能設計的下一世代3D異質整合架構。此平台利用先進的重佈線層(RDL)製程、嵌入式整合以及2.5D/3D封裝技術,協助客戶在單個封裝中整合多個晶片來實現前所未有的創新應用。簡而言之,VIPack™以多層堆疊重佈線層(RDL)封裝結構實現異質整合。 日月光VIPack™ 解決諸多關鍵領域元件挑戰,如插入損耗、整合挑戰、時脈/速度、高度、功率傳輸和密集的输出/入(IO)等,特別是手機、高效能運算、網絡和射頻應用。 VIPack™由六大核心封裝技術组成,透過全面性整合的生態系統協同合作,包括日月光基於高密度RDL的Fan Out Package-on-Package (FOPoP)、Fan Out Chip-on-Substrate (FOCoS)、Fan Out Chip-on-Substrate-Bridge (FOCoS-Bridge) 和 Fan Out System-in-Package (FOSiP),以及基於矽通孔 (TSV) 的 2.5D/3D IC 和 Co-Packaged Optics。除了提供可優化時脈速度、頻寬和電力傳輸的高度整合矽封裝解決方案所需的製程能力,VIPack™平台更可縮短共同設計時間、產品開發和上市時程,其中包括雙面 RDL/ Fan Out、RDL 整合被動元件、高度密集佈線、先進封裝材料以及 DTC 整合。 VIPack™ 擁有許多具高性能的子封裝平台或ABF/基板佈線的替代解決方案,可以為大多數市場應用區塊提供解方其。VIPack™可擴展最先進的封裝技術藍圖,並且具有顯著的成本效益和性能優勢。 現今先進的晶圓節點正在突破功率傳輸的極限,因此雜訊和性能在整體電源管理時至關重要。VIPack™提供了一套可針對多個市場應用區塊的封裝解決方案,旨在為這些挑戰提供解決方案並擴展先進封裝技術藍圖。 歡迎您與我們討論 VIPack™ 先進封裝平台解決方案! 更多詳細資訊,請瀏覽aseglobal.com/ch/vipack… Read More