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異質整合加速人工智慧(AI)經濟

世界正迅速從網際網路經濟轉向人工智慧經濟。在網際網路時代,我們透過手機、個人電腦和物聯網設備,一天24小時每天不斷地保持網路連線。然而,在AI時代,我們所做的一切都將與人工智慧相關聯。您可能已經聽說過像 ChatGPT 或 Google Gemini 這樣的AI工具,它們可以回答問題並創建非常類人的(human-like)文字、圖像、甚至影片。未來,多模態人工智慧(multimodal AI)甚至可以模仿人類的生物感官,使其能夠看見、聽到,甚至是嗅到您所需的事物。此外,主動式人工智慧(agentic AI)將能夠理解其環境,自主設定目標,並且在幾乎沒有直接人為監督的情況下,採取行動以實現這些目標。這僅僅是人工智慧對我們生活帶來變革的幾個例子。然而,要實現AI變革需要更多的創新和更先進的半導體以及封裝解決方案。 人工智慧帶來哪些影響? 回顧歷史上科技驅動的成長機會,我們可以看到每個科技轉折點都增加了對半導體的需求。50 年前,航太產業僅需要數千個,但隨著手機需求的劇增,這個數字已經增加到 20 億,而智慧物聯網更需要高達 100 億。 我們相信,AI將在短時間內將需求增加三倍到 300 億。因為我們預期PMMP(People-Machine-Machine-People)通訊模式將成為新的常態,每個人的手機將運行各式各樣的AI應用程序,藉由連通多個雲端伺服器,提供大家所需的訊息和功能。這些機器與機器之間的相互協作將大幅增加,推動半導體產值衝破1兆美元。 邁向AI時代:透過異質整合克服挑戰 進入人工智慧時代,規模擴展(scaling)面臨許多重大挑戰。過去兩年(2021 ~ 2022),對於AI/ML 效能的市場需求增加了將近 6.8 倍至 11 倍,遠超出摩爾定律電晶體數量每 18 個月翻倍的增率。 能耗是另一個挑戰,在未來十年內,AI產業將建置達千兆位元(zettabyte)級別的數據中心,需要 500 兆瓦(MW)的電力驅動,約相當於半個核電廠的輸出。長遠來說,這是相當不永續的,我們需要找到更節能的方式來滿足人工智慧經濟所需的算力(Computing Power)。 成本也是需要考量的重點,儘管半導體製程新節點的導入速度正在減緩,但生產成本仍在不斷增加。5 奈米(5 nm)先進 IC 設計的開發成本可能高達 5 億美元,大部分的人都無法負擔。 我們需要尋找新的效率,日月光認為異質整合是關鍵,它提供了一種可減少能耗、超越「摩爾定律」,並降低整體開發成本的方法。 用於AI高效能運算的異質整合先進封裝 日月光先進封裝技術可以將個別製造的各種元件整合到小晶片(Chiplets)、系統級封裝(SiP) 或模組中,即使這些元件的材料、製程節點和製造技術完全不同。異質整合不僅可以增加功能密度,降低每個功能的成本,還為系統架構師提供了設計靈活性,用以創建增強 系統性能和效率的創新解決方案,滿足人工智慧和高效能運算的需求。 我們的次世代 3D 異質整合架構 VIPack™ 設計旨在擴展設計規則,實現以下目標:… Read More

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TWS SiP聲電合作最佳化解決方案

TWS耳機作為近幾年最火爆的消費電子之一,其輕巧、降噪及音質佳等特性深受消費者喜愛。日月光系統級封裝SiP解決方案使TWS耳機在有限的空間和重量限制下,實現複雜的異質整合需求,聲電學合作並提升產品功能化價值。 日月光最小尺寸真無線藍牙耳機SiP封裝解決方案,以DockSiP (船塢型)和MicroSiP(微型)為主,  運用封裝工藝優勢大大提升TWS耳機空間利用率,提供微小的封裝尺寸,進一步實現TWS耳機在限定的尺寸裡放入大容量電池並保證續航和功耗達到平衡,為後續的產品特性升級預留空間。同時根據客戶需求不同,可以任意選擇不同的記憶體容量,如8Mb、16Mb、32Mb、64Mb、128Mb等。DockSiP直接取代現有的PCB模組,產品組裝透過焊接或連接器使模組縮小,通過系統級封裝SiP高度整合更多的空間給予聲音腔體,從而增加電池容量。MicroSiP減少外接PCB板層數,將不同SOC晶片組共用化引腳(Pin Out)設計,利用封裝天線(AiP)或增加更多的感測器器件,將系統高度整合設計,大大提升產品適應性,並且方便產品組裝量產。 MicroSiP相同封裝尺寸和 Pin Out可以共用,客戶的PCB可以根據第一顆SiP設計完成之後,借由SiP功能升級或降低成本,實現硬體介面共用,簡化Sub PCB設計的特性。例如其主晶片(Main Chip)可以來自不同IC公司的晶片,雖然主晶片不同,透過日月光SiP設計讓SiP的引腳在不同的主晶片下保持一致,即腳數與每個腳的電性相同,使客戶的Sub PCB設計好之後,可按照最後出貨需求,選擇不同主晶片的SiP打上去即可,僅需要修改韌體設計,不需要因為不同主晶片而去設計不同的Sub PCB。複雜的電性設計皆在SiP設計並100%電子測試在SiP量產完成。產品設計工程師不需要花費大量的時間為不同的Sub PCB調適不同的電性設計。另外,提供硬件預燒錄,確保良率品質。 系統級封裝SiP技術整合多種異質元件晶片、體積縮小。要將多種異質元件整合為同一個SiP必需克服在信號干擾、散熱、排列組合、電磁波抑制、電性設計、增加續航力等諸多挑戰,TWS耳機等穿戴裝置正迫切需要。因此一款“公版SiP”晶片整合多元功能,將成為不同產品心臟。公版SiP不僅具有小型化、提高組裝良率及多樣化特性,直接解決眾多傳統耳機與其他穿戴裝置設計問題, 如 Rigi-Flex成本降低、整合更多感測器件功能,從而改善聲學結構、增加電池容量、提高天線性能並節省功耗、改善組裝問題、演算法整合等眾多目標,並且與其他穿戴裝置、手機等移動設備做功能整合,公版TWS SiP較傳統TWS耳機設計/製造方法更能最大程度優化系統結構,可以大幅縮短13周以上的產品發展週期。 日月光與聲學領域夥伴共同合作,結合雙方在聲學和電學優勢,從產品設計階段開始,強化上下游之間的深度合作,達到“聲電”整合最優化,為客戶提供最佳解決方案。TWS耳機未來發展具有無限潛力,將集結主動降噪、智慧語音、個性化定制等特色功能,應用在健康監測和助聽器健康、家用智慧音箱和AI即時翻譯系統等領域中。… Read More

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全面性系統級封裝SiP推動新系統整合

日月光研發中心副總經理洪志斌博士在電子封裝國際論壇上全面解析系統級封裝SiP如何推動新系統整合,特別是嵌入式封裝(Embedded)、覆晶封裝(Flip Chip)以及扇出型封裝(Fan Out)如何以更高密度、更小尺寸和更短週期設計流程來實現在AIoT、5G、汽車電子、邊緣運算和大資料的應用。 洪博士表示未來10年將呈現新的3C趨勢,即收集(Collect)、互連(Connect)及運算(Compute),利用感測器、雷達等裝置採集資訊並通過5G、WiFi、藍牙等方式在電腦進行AI運算和智慧處理。人類對電子產品的功能需求不斷升級,推動晶片和封裝技術朝功能最優化但尺寸微型化方向發展,嵌入式系統整合封裝(a-EASI)和基板型嵌入式封裝(SESUB)因其技術特性和解決方案將廣泛應用。  嵌入式系統整合封裝(a-EASI)  嵌入式系統整合封裝(a-EASI)是結合導線架(Leadframe)和基板技術的封裝技術,適用于所有的整合電源設備。利用引線框架的底座結構使其具備強大的電流處理能力及散熱能力,是一種低損耗、高熱性能的解決方案,不僅設計靈活,可使晶片尺寸縮小50%,功耗降低80%以上,還能保持良好的穩定性和可靠性。特別是在汽車應用領域,a-EASI技術可以為ATV Grade 0級別車用處理多達2000多個溫度迴圈檢測, 提高汽車的高可靠性性能。 基板型嵌入式封裝(SESUB) 基板型嵌入式封裝(SESUB)是將積體電路嵌入層壓基板的技術,嵌入的基板可以安裝各種電子元件,形成高度整合的多功能封裝。SESUB支援功能性電路的微模組化,例如智慧手機的高性能PMUs以及藍牙模組等,同時通過減小模組的嵌入高度和底面積實現縮小模組尺寸的功能,可使電源管理單元模組縮小60%,音訊模組縮小32%,藍牙低能量模組縮小65%及DC/DC變頻器模組縮小36%等。 日月光的嵌入式技術被認為是實現更高級別整合的替代解決方案,提供SMT整合和靈活的佈線解決方案以減小PCB尺寸,同時採用金屬引線框架進行模具佈局,具有高散熱性和電磁干擾效益。 洪博士還舉例說明MEMS基於引線框架、BGA封裝、覆晶封裝(Flip Chip)、晶圓級封裝(Wafer Level CSP)、扇出型封裝(Fan Out)以及矽通孔(TSV)的系統級封裝SiP技術可根據不同目的做相應的調整。例如可以用導線架和BGA封裝技術實現經濟高效的封裝解決方案,而如果要進一步加強壓力控制,可以對結構進行重新計算,採用不同的基板以及打線(Wire Bond)技術予以實現。 未來a-EASI 、SESUB、導線架、BGA封裝、覆晶封裝(Flip Chip)以及晶圓級TSV技術等都可以滿足包括5G、AI、智慧汽車以及邊緣計算等所有應用的需求,可根據要求整合多項封裝技術,從而成功實現系統級封裝SiP異質整合能力。日月光將持續強化在先進封裝、測試技術及基板設計等方面的競爭力,為客戶提供嵌入式晶片封裝的全方位解決方案。… Read More