post
異質整合先進封裝設計趨勢
在半導體前段製程微縮日趨減緩後，異質整合先進封裝技術已然成為另一個實現功能整合與元件尺寸微縮的重要技術發展潮流。伴隨著人工智慧物聯網 (AI-centric IoT)、5G通信、高效能運算(HPC)和智慧汽車等主要半導體應用不斷發展，新興應用場域 (如生成式AI) 對於晶片封裝互連線的高密度、高速和低延遲需求與日俱增，推動異質整合先進封裝技術的需求不斷增長與突破。通過先進封裝技術實現異質整合，可在單一封裝內實現不同設計和製程節點的小晶片 (Chiplets) 整合，讓企業能依照需求選擇不同單價的製程，例如運算晶片採用3奈米、射頻晶片用7奈米，又或者快速產出特定功能的超級晶片，兼顧成本效益。除了追求更高的互聯密度外，異質整合還有一個重點，亦即把實現整個系統所需的各種元件 (如邏輯晶片、感測器、記憶體等) 都整合在單一封裝，使得能耗、效能獲得改善和大幅縮小體積。 推動AI高效能運算的先進封裝解決方案 目前用於AI雲端運算處理器的高密度先進封裝，其尺寸至少都是55mm x 55mm以上，其封裝基板上的佈線層一般至少是5-2-5 (上面5層、中間2層、下面5層)，甚至可多達11-2-11。其封裝型態一般是使用扇出型技術加上silicon bridge，也可以是2.5D封裝，以矽中介層 (Si Interposer) 作為小晶片的整合平台。業界的目標都是在同樣的空間中，獲得更多算力。 日月光提供的高密度封裝的解決方案:包含覆晶球格陣列封裝 (FCBGA)、Fan Out Chip-on-Substrate (FOCoS)、FOCoS-Bridge以及2.5D封裝等三大類。FCBGA晶片間封裝互連線的整合是透過BGA基板達成，其最小L/S (線寬/線距) 一般僅能達到10μm/10μm。目前很熱門、供不應求的CoWoS (Chip on Wafer on Substrate) 是一種2.5D封裝技術，以矽中介層 (Si Interposer) 上的重佈線層 (RDL) 連接整合小晶片，可以將L/S大幅微縮到0.5μm/0.5μm。由於矽中介層需要承載所有的晶片 (以相肩比鄰的方式排列)，因此面積越來越大，使得每片12吋晶圓能切割出的矽中介層晶片越來越少 (一般少於五十顆)，導致2.5D封裝的製造成本也隨之大幅上升。但是並非所有應用皆需要0.5μm/0.5μm的L/S，因此日月光發展FOCoS (Fan Out Chip-on-Substrate)，利用扇出型技術的RDL來整合不同小晶片，其L/S可以達到2μm/2μm，其優勢是以相對較低的製造成本，提供市場不同的解決方案。此外ASE的FOCoS-Bridge技術利用高密度連接線矽橋 (silicon… Read More
